논리회로 Combinational/Sequential Logic. Flip-Flop.

Combinational Logic

- Half/Full Adder, Encoder, Decoder, Multiplexer

Truth Table (Input. Output) -> Canonical Form (Minterm. Maxterm). Standard Form(K-Map)

-> NAND. NOR Gate (delay = 1Δt / size = 1At)  <  AND. OR Gate (delay = 2Δt / size = 2At)

 

Sequential Logic (Flip-Flop)

- Flip-Flop, Register, Counter

Flip-Flop : 1Bit의 정보를 저장하는 메모리 소자

Base : SR-F/F (Set Rest Fli Flop)

Clock Pulse : 메모리의 저장과 사용의 주기(변수값의 흐름을 막았다가 뚫었다가의 반복 주기). 상태구분(Present State/Next State. Rising Edge/Falling Edge)

Q = Present State

Q' = Next state

 

SR-F/F

State Transition Table

사용하지 않는 이유 : S=1, R=1 -> 결과를 알 수 없음 (F/F 정상동작 아님)

*S=0, R=0 -> Store Operation

S=0, R=1 -> Reset Operation

S=1, R=0 -> Set Operation 

 

D-F/F

D=0 -> Reset Operation

D=1 -> Set Operation

 

Edge Trigger D-F/F

D=0 -> Reset Operation

D=1 -> Set Operation

0 -> 1로 변하는 순간에만 값들이 변함

 

 

JK-F/F

J=0, K=0 -> Store Operation 

J=0, K=1 -> Reset Operation

J=1, K=0 -> Set Operation 

J=1, K=1 -> Toggle Operation

J=1, K=1 부분을 제외하고는 SR-F/F와 동일

 

T-F/F

T=0 -> Store Operation 

T=1 -> Toggle Operation

 

Master Slave-F/F

Implementation with 2 SR-Latch

 

모리스 마노, <디지털 디자인>, 윤혜영 외 5인 역, 퍼스트북, p.237

입력이 변하면 마스터의 출력 Y는 변하지만 슬레이브 출력에는 영향을 미치지 않는다. 클럭 펄스가 0으로 되돌아 올 때 마스터는 동작하지 않게 되고 D 입력으로부터 분리된다. 동시에 슬레이브는 동작하게 되고 Y의 값이 플립플롭의 출력인 Q로 전달된다.

 

 

Sequential Logic의 구조

Combitional Logic -> F/F Input(Memory Element) -> F/F -> Next State -> Combitional Logic

Combitional Logic -> Exterral Input -> Exterral Output

 

Combitional Logic의 구조

Truth Table

(AND. NAND. OR. NOR. NOT.

-> Exterral Input : Minterm. Maxterm. Standard Form(K-map). Decoder. MUX. Comparator. Parity Bit.)

 

F/F Logic

State Transition Table

(No Logic Gate -> F/F Input)

 

Mealy Model

Exterral Input. State을 모두 입력으로 사용

 

Moore Model

State만을 입력으로 사용

 

 

 

Latch는 레벨 반응형(level-sensitive) 장치

Flip-Flop은 에지 반응형(edge-sensitive) 장치

 

 

 

KOCW 디지털 논리회로 강의

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